Analog Workshop 2023

Miniaturisierte FIR Filter mit erh¨ohter Pr¨azision durch stochastische Sign-Magnitude Arithmetik

Dieser Beitrag stellt eine Stochastisch-Binare Hybrid Architektur zur Miniaturisierung von FIR-Filtern und deren Vergleich mit etablierten Implementierungen von Filtern vor. Die FPGA-Realisierung von 4-, 16- und 64-TAP-FIR-Filtern mit 8-Bit Wortlange bestätigt den Nutzen der vorgeschlagenen Architektur in hochkompakten Systemen. In einem 4- TAP FIR Filter, mit der vorgeschlagenen Architektur werden die FPGA Ressourcen um ∼ 53% reduziert, wobei die Flächeneffizienz mit steigender Filterordnung zunimmt. Diese hybride Architektur mit Multiplikation in der stochastischen und Akkumulation in der binären Domäne erfordert nur ¨ 2 Zufallszahlengeneratoren, einen für die Verzögerungsleitungen und den anderen für die Filterkoeffizienten. Dank sogenannter ”low-discrepancy” Sequenzen basierend auf Additive-Recurrence in stochastischen Zahlengeneratoren und unskalierter Binar-Akkumulation, erzielt die vorgeschlagene stochastische Architektur Best-in-Class-Performance. Dies wird anhand einer detaillierten Analyse eines Filters mit 16- TAP validiert, welcher eine Durchlasswelligkeit von Ap = 0.58 dB und eine Sperrdämpfung von Ast = −31.46 dB erreicht, wobei keine Qualitätsunterschiede zu binaren Implementierungen zu erkennen sind. Zusätzlich wird ein mathematischer Ansatz vorgestellt, um den Fehler in der Filterausgabe lange vor der eigentlichen Implementierung abzuschätzen. Die ASIC-Synthese eines FIR-Filters mit 16 TAP basierend auf der vorgeschlagenen Architektur erreicht eine Fläche von 30,165 µm2 und ist allen diskutierten Filterstrukturen überlegen. Das Filter gewährt 68% Flächenreduktion im Vergleich zu der binären Implementierung und hat einen Energieverbrauch von 0.429 nJ pro Operation, ein Wert, der mindestens 1.8× niedriger ist als bei früheren stochastischen Designs liegt.